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Des puces 6 fois plus puissantes pour l’IA : IBM franchit une première frontière avec des puces empilées en 3D et sous le nanomètre !
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IBM franchit une nouvelle étape dans sa feuille de route vers l'ère ångström. Avec une technologie annoncée en 0,7 nm, le constructeur promet un bond dans les performances et l'efficacité énergétique des processeurs, pour des appareils plus puissants et plus économes.
C'est un premier aperçu de l'ère ångström. IBM vient de dévoiler sa nouvelle technologie de gravure en 0,7 nanomètre, soit 7 ångströms. Cette avancée permettra de créer des puces plus rapides ou moins gourmandes en énergie. Une seule puce, « de la taille d'un ongle humain », contient près de 100 milliards de transistors.
En 2021, IBM avait présenté sa technologie en 2 nanomètres. Cinq ans plus tard, l'entreprise franchit un nouveau cap en passant sous le seuil du nanomètre. Par rapport à la précédente génération, cette puce en 0,7 nm promet des performances en hausse de 50 % à consommation égale, ou une réduction de la consommation énergétique de 70 % à performance égale. La prochaine génération d'appareils sera donc plus rapide, ou chauffera moins.
Image prise avec un microscope électronique en transmission (MET) d’un nœud de 0,7 nm. © IBM
Pour autant, il ne faut pas se fier à la nomenclature : 0,7 nm ne correspond pas à la taille des transistors. Il s'agit d'un nom purement commercial, qui fait référence au nœud technologique. Un seul atome de silicium ne mesure que 0,2 nm. Un transistor de 0,7 nm ne mesurerait alors que trois atomes. Le gain par rapport à la technologie en 2 nm n'est pas une réduction de taille, mais un passage en trois dimensions. La nouvelle architecture d'IBM s'appelle nanostack et consiste à empiler plusieurs couches de transistors les unes sur les autres. Cette approche doit permettre d'atteindre 0,1 nm. Elle permet en plus d'utiliser différents matériaux sur chaque couche et d'optimiser chacune séparément pour la vitesse ou l'efficacité énergétique.
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Cette première itération de la technologie nanostack empile deux couches. Des transistors sont gravés sur une première couche de silicium, puis une nouvelle couche est ajoutée par-dessus, et de nouveaux transistors sont gravés sur celle-ci. L'une des difficultés a été de mettre au point un procédé dont la température reste sous 400 °C afin de ne pas faire fondre les connexions avec la couche inférieure. Les transistors des deux couches sont décalés, ce qui simplifie les connexions.
De plus, l'architecture est évolutive. Cela signifie qu'IBM compte ajouter des couches supplémentaires pour augmenter la densité des transistors. La firme a déjà prévu un passage à 0,5 nm, 0,3 nm, 0,2 nm, puis enfin 0,1 nm d'ici 2040.