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Samsung promette il doppio delle prestazioni con le memorie HBM5
Samsung Electronics ha delineato gli obiettivi della memoria HBM5, attualmente in fase di sviluppo: la nuova generazione dovrà offrire prestazioni doppie e un rapporto prestazioni per watt migliore del 20% rispetto alla tecnologia precedente. Choi Jang-seok, responsabile della pianificazione prodotti nella divisione memorie, ha così fissato un traguardo particolarmente ambizioso per i moduli destinati ai futuri acceleratori per intelligenza artificiale.
Il confronto diretto è con HBM4E, generazione per la quale viene indicata una banda nell'ordine di 2 TB/s per singolo stack. Raddoppiando questo valore, HBM5 potrebbe raggiungere circa 4 TB/s per stack tra il 2028 e il 2029. La cifra descrive la banda teorica di picco e dipenderà comunque dalla configurazione definitiva dell'interfaccia, che non è stata ancora formalizzata da JEDEC.
Le proiezioni diventano ancora più impressionanti considerando il numero di stack integrabili nello stesso package. TSMC prevede configurazioni con 20-24 moduli HBM5 o HBM5E entro la fine del decennio: moltiplicando la banda stimata, i processori più complessi potrebbero disporre complessivamente di 80-96 TB/s. Simili valori sarebbero rivolti soprattutto agli acceleratori AI, nei quali la velocità di accesso ai dati limita sempre più spesso l'utilizzo effettivo delle unità di calcolo.
La banda di picco, da sola, non garantisce però un incremento equivalente nelle applicazioni. Anche il confronto tra i record AI di NVIDIA e Cerebras e i carichi reali mostra quanto benchmark, software e architettura concorrano al risultato finale. HBM5 dovrà quindi essere accompagnata da controller, interconnessioni e sistemi di packaging capaci di sfruttarne la maggiore velocità senza introdurre nuovi colli di bottiglia.
La strada tecnica scelta da Samsung non è ancora nota. Partendo dai circa 12 GT/s previsti ufficialmente per HBM4E, il raddoppio potrebbe essere ottenuto portando ogni pin a 24 GT/s, ampliando il bus dagli attuali 2.048 a 4.096 bit oppure combinando un'interfaccia più larga con un aumento meno estremo della frequenza. Controller e PHY già annunciati da diversi fornitori arrivano a 16 GT/s, ma superare stabilmente 20 GT/s richiederebbe circuiti, clock ed equalizzazione più sofisticati.
Un bus più ampio permetterebbe di trasferire più dati in parallelo mantenendo una velocità relativamente contenuta per ogni collegamento, con possibili vantaggi in termini di picojoule per bit. Raddoppiare le linee comporterebbe però il doppio dei percorsi TSV e I/O, più bump, un instradamento molto più complesso e un base die più difficile da progettare. Una soluzione intermedia da 3.072 bit, abbinata a una velocità per pin superiore, rappresenta una possibilità ingegneristica, non un'indicazione della futura specifica.
Samsung ha inoltre anticipato l'impiego di un Heat Path Block, elemento pensato per ridurre del 20% la resistenza termica e semplificare il raffreddamento degli stack. Il miglioramento energetico promesso potrebbe derivare anche da processi DRAM più avanzati, ottimizzazioni del base die, tensioni I/O inferiori e una gestione più raffinata dell'alimentazione. Le specifiche definitive restano aperte, ma raddoppiare la banda nell'arco di una sola generazione pone HBM5 al centro della prossima evoluzione dell'hardware AI.
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