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IBM dévoile une puce 0,7 nm avec 100 milliards de transistors, de la taille d'un ongle
IBM vient de dévoiler la première puce sub-1 nm de l’histoire : 0,7 nm avec 100 milliards de transistors sur la surface d’un ongle. Une prouesse de recherche qui promet 50 % de performances en plus ou 70 % d’efficacité énergétique supplémentaire par rapport aux puces 2 nm.
Cent milliards de transistors sur un ongle. La formule claque, et elle est réelle. IBM vient de franchir un seuil que personne n’avait encore atteint : concevoir une puce fonctionnelle en dessous du nanomètre, à 0,7 nm exactement, soit 7 ångströms (ne comptez pas sur moi pour vous dire comment ça se prononce). Pour situer l’échelle : un globule rouge mesure environ 7 000 nm de large. Chaque nanosheet qui compose ces nouveaux transistors n’est faite que de 15 rangées d’atomes de silicium. Ce n'est plus vraiment de l’ingénierie, c’est presque de la prestidigitation atomique. Mais derrière l’exploit de laboratoire, la vraie question est celle du chemin entre la salle blanche de recherche et la chaîne de production industrielle.
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L’architecture qui rend cette densité possible s’appelle « NanoStack ». Le principe : plutôt que de continuer à réduire les transistors sur un plan horizontal, IBM les empile verticalement, en strates. Chaque transistor est composé de trois éléments « nanosheet » d’environ 5 nm d’épaisseur, séparés par 9 nm, avec des canaux NFET et PFET optimisés indépendamment l’un de l’autre. C’est une évolution directe de l’architecture nanosheet qu’IBM avait introduite en 2015 et qui a servi de base à ses puces 2 nm en 2021, mais poussée dans une troisième dimension.
Le gain de densité est spectaculaire : environ deux fois plus de transistors par millimètre carré que les meilleurs procédés actuels. Concrètement, IBM annonce 548 MTr/mm² dans le meilleur des cas, contre moins de 200 MTr/mm² pour les procédés 2 nm de pointe. Côté mémoire, la progression est tout aussi significative : le SRAM embarqué progresse de 40 %, la plus grande avancée dans ce domaine depuis plus d’une décennie selon IBM, avec des cellules qui descendraient à 0,011 µm². Pour les accélérateurs IA, IBM estime qu’une puce basée sur ce procédé pourrait atteindre 9 000 TOPS, soit six fois les standards actuels. À titre de comparaison, les accélérateurs IA les plus courants tournent autour de 1 500 TOPS.
Sur le papier, c’est une rupture. Mais IBM ne fabrique pas ses propres puces en volume, et c'est là que le bât blesse. Rapidus, le partenaire japonais qu’IBM a choisi pour industrialiser sa technologie nanosheet 2 nm, vise seulement le démarrage de la production de masse de ces puces 2 nm pour la seconde moitié de 2027. Autrement dit, la génération précédente n’est pas encore en production à grande échelle que la suivante est déjà annoncée avec un horizon de cinq ans. IBM reconnaît d’ailleurs lui-même que ce calendrier reste conditionnel, dépendant de l’intégration des partenaires outilleurs, des éditeurs EDA et des fonderies.
La comparaison avec la feuille de route de TSMC est instructive. Le géant taïwanais progresse par petits incréments : de N2 vers A14, puis A10, puis A7, avec des gains de 15 % de performance ou 30 % d’efficacité à chaque étape. IBM brûle plusieurs de ces étapes en une seule annonce, ce qui explique les chiffres impressionnants mais aussi le scepticisme légitime sur le calendrier. L’ambition est la plus haute du secteur, mais les défis thermiques et d’isolation entre les couches sont proportionnels.
IBM reste l’un des rares acteurs capables de repousser les limites fondamentales de la physique du silicium, même sans être une fonderie. Le NanoStack ouvre une décennie de développement potentiel, et les gains annoncés pour l’IA, notamment la réduction du temps d’entraînement des grands modèles de plusieurs mois à quelques semaines, donnent une idée de l’enjeu. Reste à voir si les percées en mémoire embarquée et les avancées parallèles chez