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HBM4-Alternative: Qualcomm validiert HBC-Speicher für Dragonfly
Qualcomm hat die erste Validierung seiner Speicherarchitektur High Bandwidth Compute (HBC) abgeschlossen. Die Technik soll in den kommenden Dragonfly-Beschleunigern zum Einsatz kommen und eine hohe Speicherbandbreite mit besserer Energieeffizienz und geringeren Kosten kombinieren.
HBC besteht aus mehreren übereinander angeordneten DRAM-Lagen und einem kleinen Compute-Chip direkt darunter. Anders als bei HBM, dessen Speicherstapel über eine breite Schnittstelle an den Prozessor angebunden ist, sollen bei HBC besonders bandbreitenintensive Berechnungen direkt am Speicher in einer eigenen Compute Unit durchgeführt werden. Die Ergebnisse werden anschließend an den zentralen Prozessor bzw. das SoC weitergeleitet.
Mitte 2026 hatte Qualcomm die Pläne hierfür auf seinem Investor Day erstmals ausführlich vorgestellt. Die Nähe von Speicher und Recheneinheit soll den Datentransport verkürzen und Energie sparen. Qualcomm zufolge könnten die Einsparungen entweder die Leistung verbessern oder es ermöglichen, mehr Chips innerhalb desselben Energierahmens zu betreiben. Vor allem für KI-Inferenz soll HBC geeignet sein, da hier sowohl eine hohe Bandbreite als auch ausreichend Speicherkapazität benötigt werden.
Für die Speicherstapel plant Qualcomm LPDDR5X-DRAM statt der dünnen, auf hohe Leistung ausgelegten HBM-Speicherchips. Konkrete Kapazitäts- und Bandbreitenwerte für ein fertiges Produkt hat das Unternehmen bisher aber nicht genannt. Die Kapazität eines HBC-Stapels soll laut Qualcomm jedoch über der aktueller HBM4-Implementierungen liegen.
Auch die Verbindung zum Hauptprozessor könnte günstiger ausfallen. Weil ein Teil der Berechnungen direkt unter dem Speicher stattfindet, ist dafür weniger Bandbreite zwischen dem Compute-Chip und dem Hauptprozessor nötig. Qualcomm zufolge könnten deshalb preiswertere Verbindungstechniken wie herkömmliche organische 2D-Substrate ausreichen. Das Stapeln der DRAM-Lagen bleibt jedoch technisch anspruchsvoll und erfordert wie bei HBM Through-Silicon-Vias (TSVs), also eine vertikale elektrische Verbindung, die direkt durch das Silizium verläuft.
Für die Validierung testete Qualcomm nach eigenen Angaben einen frühen HBC-Stapel mit zwei DRAM-Lagen. In serienreifen Produkten sollen es später vier Lagen sein. Nach Angaben des Unternehmens erreichte HBC bei der Bandbreite pro Watt mehr als die fünffache Energieeffizienz von HBM4. Das liegt allerdings unter Qualcomms ursprünglichem Ziel der sechsfachen Effizienz. Die gemessene Bandbreite gibt Qualcomm als 18-mal höher als bei externem LPDDR5X an. Konkrete Werte nannte man aber nicht.
Die Validierung umfasste laut Qualcomm auch Untersuchungen zur Wärmeentwicklung. Aber auch hierzu fehlen noch jegliche Details. Denn die Wärmeentwicklung zählt zu den technischen Herausforderungen, die ein Compute-Chip als Basis des Speicherstapels mit sich bringen dürfte.
Der Dragonfly AI250 soll der erste KI-Beschleuniger mit HBC werden. Qualcomm plant, das Produkt im ersten Halbjahr 2027 zu bemustern. Auch in Snapdragon-Produkten für Endkunden soll die Technik irgendwann zum Einsatz kommen. Wann es hier so weit sein wird, ist aber noch offen.