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Actualité : 1 nanomètre : IBM brise la barrière de l’infiniment petit avec sa puce du futur
IBM vient de détailler sa nouvelle technologie pour graver des puces sous la barre du nanomètre. Derrière l’annonce de cette architecture baptisée « nanostack » se cachent des innovations de conception et de nouveaux outils de production.
© IBM - Nanostack permet de graver 100 milliards de transistors sur la surface d'un angle
IBM a officialisé son nouveau procédé baptisé « nœud de 0,7 nanomètre » (ou 7 angströms). Il convient de rappeler que ce chiffre ne décrit pas les dimensions physiques réelles des composants, qu'il est techniquement impossible de réduire à cette échelle en raison des limites physiques du silicium, mais qu'il s'agit d'une appelation marketing.
Comme c'est le cas dans l'industrie des semi-conducteurs depuis plusieurs décennies, cette nomenclature désigne une équivalence de performance et de densité. IBM projette néanmoins que cette approche permettra de maintenir la progression de la densité des puces pour la prochaine décennie.
Pour doubler la densité de transistors par rapport à sa génération de 2 nm présentée en 2021, et intégrer près de 100 milliards de composants sur une surface équivalente à un ongle, le constructeur s'appuie sur l'intégration séquentielle en trois dimensions. Cette architecture empile et décale verticalement les transistors.
Sur l'imagerie numérique on peut distinguer l'alignement d'une quinzaine d'atomes de Silicium.
Au-delà de l'agencement géométrique, cette méthode permet d'utiliser des combinaisons de matériaux différents au sein de chaque couche superposée afin d'optimiser la consommation et la performance de chaque transistor de manière indépendante. Les équipes de recherche indiquent avoir validé expérimentalement la viabilité de cette structure en laboratoire.
Selon les projections issues des rapports techniques, ce procédé vise une hausse de 50 % des performances de calcul ou une amélioration de 70 % de l'efficacité énergétique comparativement aux puces de 2 nm. Les débouchés de ces puces sont déjà toutes trouvées et concernent l'intelligence artificielle générative et les infrastructures cloud.
Pour les charges de travail liées à l'IA, la mémoire SRAM intégrée bénéficie d'une amélioration de densité de 40 % grâce à un agencement en quinconce réduisant la hauteur des cellules de stockage. Cette progression intervient alors que la miniaturisation de la SRAM stagnait lors des dernières transitions de gravure de l'industrie.
IBM opérant comme un centre de recherche et développement, la mise sur le marché dépendra de transferts technologiques vers des fondeurs tiers. Les travaux de développement sont menés sur le site d'Albany, dans l'État de New York, qui doit prochainement accueillir un système de lithographie High NA EUVconçu par ASML. Des collaborations avec des équipementiers sectoriels tels que Lam Research, Tokyo Electron et SCREEN ont déjà été initiées pour concevoir les procédés associés à ces nouveaux outils.