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Intel Diamond Rapids: 256 Kerne, 16 CPU-Tiles, vier Cache-Dies und zwei I/O-Tiles
Intel enthüllt Diamond Rapids: 256 Kerne werden durch 16 CPU-Tiles in 18A-P realisiert, die auf vier Cache-Base-Tiles in Intel 3-T sitzen. Komplettiert werden sie durch zwei I/O-Tiles. Das Komplettpaket bietet große Caches, schnellen Speicher, neuestes AMX und AVX 10.2 sowie viele PCIe-Lanes – und soll 2027 erscheinen.
Bereits vor einigen Wochen hatte ComputerBase die Vermutung aufgestellt, dass Intel Diamond Rapids dem aktuellen Intel Clearwater Forest sehr ähnlich sehen könnte.
Diese Vermutung bestätigt Intel heute offiziell: Wie bei Clearwater Forest sitzen jeweils vier CPU-Dies auf einem Base-Tile, auch davon gibt es insgesamt vier Stück. Die I/O-Dies wandern jedoch von der Außenseite nach innen.
Bei Diamond Rapids kombiniert Intel das Paket mit vielen Neuerungen. Die 16-Kern-Dies in einem 4×4-Layout setzen auf aktuelle P-Cores, exakte Details zu den Kernen, L2-Cache, Taktraten und TDP erläutert Intel heute aber noch nicht. Dass lediglich die Kerne auf die neue Intel-18A-P-Fertigung setzen, hatte das Unternehmen zuletzt bereits bestätigt. Die Fertigungsstufe wird einige deutliche Vorteile gegenüber der Basisversion Intel 18A bieten, die aktuell in der Intel Core Series 3 genutzt wird.
Etwas detaillierter wird Intel zu den weiteren Bauteilen. Die vier Base-Tiles aus der Fertigungsstufe Intel 3-T – das steht für die auf Through-Silicon Via optimierte Fertigungsvariante – beherbergen insgesamt 1,28 GByte LLC (Last Level Cache), also den gesamten L3-Cache. Pro Base-Tile sind also 320 MByte L3-Cache zu finden, der direkt zu 64 Kernen verdrahtet ist und so all diesen Kernen zur Verfügung steht.
Daran schließen nun die nicht mehr I/O-Tiles genannten Chips, sondern die „Fabrik Hub Tiles“ an. Im Grunde genommen sind sie aber weiterhin für I/O zuständig, da hier PCIe-Lanes, Beschleuniger und alles weitere externe Komponenten zu finden sind. Der Unterschied gegenüber Clearwater Forest liegt darin, dass der Speichercontroller dort im Base-Tile zusammen mit dem L3-Cache lag, bei Diamond Rapids nun aber wieder zentral von diesen I/O-Tiles gesteuert wird. Das Ganze ähnelt AMDs aktuellem Ansatz bei den Epyc-Prozessoren mit zwei I/O-Dies für ein ebenfalls 16 Kanäle breites Speicherinterface.
Überraschend erklärt Intel heute auch, dass für die Verbindungen der Chips untereinander UCIe-S genutzt wird. Dieses ganz klassische Interface nutzt Intel unter anderem bereits bei Wildcat Lake, hier wird eine Intel-CPU mit einem weiteren Chip von TSMC verbunden. Bei Wildcat Lake nennt Intel das eine extrem kosteneffiziente und vor allem stromsparendere Lösung – genau das war EMIB bisher keinesfalls. Seit dem Fehlschlag mit Intel Sapphire Rapids und einer Unmenge EMIB-Chips hat Intel diese Verbindungselemente im CPU-Design kontinuierlich zurückgefahren. Mehr zu UCIe folgt im Bericht zu den technischen Details von Wildcat Lake, der in Kürze erscheint.
Das Komplettpaket Intel Diamond Rapids soll neben vielen Kernen (aber weiterhin ohne SMT), großem Cache und schnellem Speicher auch durch neue Features, zusätzliche Stromsparfunktionen und Sicherheitsupdates überzeugen. Los geht es damit wie erwartet aber nicht mehr in diesem Jahr, 2027 erfolgt der Startschuss auf neuer Plattform.