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SiPearl Rhea2: Nächste EU-CPU mit 140 Neoverse-V3-Kernen, DDR5-12800 und mehr
SiPearl hat im Rahmen einer Vereinbarung mit Alcor Micro aus Taiwan das grundlegende Design von Rhea2 auf Basis des M100 offengelegt. Der Mobius100 basiert auf zwei CPU-Chiplets für insgesamt 140 Kerne inklusive zwölf redundanter Kerne, flankiert wird er von DDR5-12800 als MRDIMM und PCIe-6.0-Unterstützung. Samples gibt es 2027.
Der SiPearl Rhea1 war und ist extrem spät dran, erst jetzt werden die CPUs via Bull unter anderem im deutschen Supercomputer Jupiter verbaut, auch HPE will Systeme anbieten. Realistisch ist ein Einsatz dieser Systeme aber erst ab 2027. Dass es bei der zweiten Generation dann alles viel schneller gehen soll, war bereits bekannt, nun zeigt sich, dass vor allem durch eine Kooperation die Früchte bereits ab 2027 sichtbar werden könnten.
SiPearl erklärt heute, dass das Design zusammen mit Alcor Micro als Teil der Egis Group auf die Beine gestellt wird. Erst kürzlich erklärten Alcor Micro und Egis, dass sie verstärkt mit Arm zusammenarbeiten wollen und so auch Neoverse CSS nutzen wollen.
Der Mobius100 (M100) passt nun ziemlich gut ins Bild. Nicht nur wird er zwei CPU-Tiles mit jeweils 70 Kernen verbinden, auch ist die zugrunde liegende Architektur Neoverse V3 im CSS hinterlegt. Dass diese Daten nun plötzlich auch noch ziemlich bekannt vorkommen, liegt an den jüngsten Präsentationen von Arm und an Arm Agi,, dem eigenen 136-Kern-Prozessor, basierend auf zwei 70-Kern-CPU-Tiles (jeweils zwei Kerne aus Yield-Gründen deaktiviert).
Im Rahmen der ausführlicheren Vorstellung hatte Arm Ende August bei Hot Chips 2026 erklärt, dass die eigene CPU die dritte Stufe der Möglichkeiten mit Arms Portfolio darstellt, während die zweite das CSS-Paket abbildet und die erste Wahlmöglichkeit nur IP nutzt. Der M100 dürfte deshalb wohl dieser goldenen CSS-Mitte entsprechen.
Auch die weiteren bisher genannten technischen Details des M100 zeigen beinahe den Agi-Prozessor von Arm. Auch beim M100 übernimmt TSMC die Fertigung im N3P-Verfahren, statt klassischer RDIMMs soll der M100 aber auch MRDIMMs mit bis zu 12.800 MT/s unterstützen. Der Prozessor wird UCIe-2.0-S für die Verbindung der Chiplets nutzen, er soll zudem PCIe 6.0 und CXL unterstützen – der genaue Umfang wurde noch nicht benannt.
Ende 2027 sollen die ersten Samples des M100 zur Verfügung stehen, im zweiten Halbjahr 2028 soll der finale Chip folgen. SiPearl betont, dass die Auskopplung für den europäischen Markt als Rhea2 „will be launched shortly afterwards“. Zur Vorstellung des französischen Supercomputers Alice Recoque vor einem Jahr erklärten die Beteiligten bereits, dass Rhea2 128 Kerne bieten werde. Zieht man die zwölf redundanten Kerne von den 140 verbauten Kernen ab, ergibt sich diese Zahl. Die letzten Jahre hatten jedoch gezeigt, dass die Zahlen nie in Stein gemeißelt sind und sich stets noch etwas ändern kann.