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Direkt auf die XPU: Samsungs zHBM soll HBM5 um Längen schlagen
Samsung formuliert mit zHBM ein neues Konzept für High Bandwidth Memory der Zukunft. Der Speicher sitzt dabei nicht wie bisher neben dem Prozessor, sondern direkt auf diesem. Mit kürzeren Leitungswegen und noch mehr Durchsatz soll selbst HBM5 um mehrere Faktoren bei Leistung und Dichte übertroffen werden.
Das Konzept des zHBM stellte Samsung im Rahmen der Fachmesse FMS2026 vor. Primär angedacht ist der Einsatz im Verbund mit KI-Beschleunigern. Deren CPU oder GPU, Samsung spricht allgemeiner von „xPU“, soll dann direkt von oben mit HBM bestückt werden. Während HBM sonst über einen Interposer neben dem Chip platziert wird, werden mit dem direkt auf dem Chip platzierten Speicher die Leitungswege noch kürzer.
In Kombination mit einem neuen Interface soll die Leistung von zHBM jene des noch nicht einmal serienreifen HBM5 um nicht weniger als das Achtfache übertreffen, wirbt Samsung. Ausgehend von den für HBM5 erwarteten 4 TB/s pro Stapel, würde das einen Durchsatz von rund 32 TB/s bedeuten. Ohne ein Proof-of-Concept bleibt dies aber erst einmal nur eine vielversprechende Schätzung.
Durch den Einsatz von Waferbonden-Technik der „nächsten Generation“ soll außerdem möglich werden, die Speicherdichte von HBM5 um das Zehnfache zu übertreffen. Gleichzeitig soll auch noch der thermische Widerstand mehr als halbiert und die Energieeffizienz verdreifacht werden. Bei den Prognosen wird also geklotzt und nicht gekleckert.
Samsung will bei der Entwicklung des zHBM eng mit Kunden aus der KI-Branche zusammen arbeiten und zudem ermöglichen, dass diese je nach Bedarf eigene Anpassungen an der Schnittstelle zwischen KI-Beschleuniger und Speicher vornehmen können, um etwa mehr Speicherplatz oder aber mehr Leistung zu erhalten.
Designed for advanced AI computing, zHBM presents a new memory architecture that vertically stacks HBM directly above AI accelerators, moving beyond conventional designs in which HBM is positioned alongside the processor.
By minimizing the distance that data travels between the AI processor and memory, zHBM is designed to deliver higher bandwidth and improved power efficiency, enabling the ultra-fast data processing required for large-scale AI training and inference.
A next-generation interface system incorporating zHBM is expected to deliver approximately eight times the performance of HBM5. With next-generation wafer bonding technology, zHBM can achieve more than 10 times the memory density of HBM5 while enhancing energy efficiency threefold and reducing thermal resistance by more than half, maximizing the stability and power efficiency of high-capacity, high-bandwidth systems.
zHBM also supports customer-specific designs, enabling customized IP to be integrated into the interlayer between the memory and AI accelerator to expand memory capacity and enhance accelerator performance.
Der zHBM ist allerdings vorerst nicht mehr als ein Konzept und noch relativ ferne Zukunftsmusik. Zuvor muss erst einmal der HBM5 den Markt erreichen, was erst 2029 erwartet wird.