// TOM'S HARDWARE ITALIA — INTELLIGENZA ARTIFICIALE
Samsung sviluppa zHBM, la memoria che si impila sui chip AI
Samsung sta sviluppando zHBM, una nuova architettura di memoria che prevede di impilare gli stack DRAM direttamente sopra gli acceleratori. Presentata nell'ambito di una roadmap in tre fasi, la soluzione punta a eliminare l'interposer 2,5D e a ridurre consumi, ingombro e distanza percorsa dai dati, tre limiti sempre più evidenti nei chip AI.
Le memorie HBM tradizionali combinano diversi core die, contenenti le celle DRAM, con un base die incaricato di gestire comunicazioni, test e collegamento all'XPU tramite il PHY. Gli stack possono arrivare a 16 livelli, connessi mediante TSV. Con HBM4, Samsung ha applicato processi D1c e a 4 nm per ridurre l'area attiva e il consumo del base die, avvicinando memoria e logica avanzata.
La crescita della banda incontra però limiti legati al numero e al passo dei TSV, alla quantità di interfacce e alla loro velocità. HBM4 supera i 3 TB/s per stack, HBM4E punta alla fascia dei 4 TB/s, mentre HBM5 dovrebbe raddoppiare la banda di HBM4 e oltrepassare 60 GB di capacità. La roadmap prova quindi a intervenire sull'intera organizzazione del sottosistema di memoria.
Nella prima fase, la custom HBM trasferisce nel base die funzioni simili a quelle di un SoC e sostituisce il PHY convenzionale con un'interfaccia die-to-die più compatta. I canali più corti migliorano l'efficienza e liberano spazio sull'acceleratore, ma possono generare punti caldi. La tecnologia Heat Path Block sviluppata per cHBM4 copre il 50% del PHY e riduce la temperatura di picco di oltre il 35%.
La seconda fase aggiunge nello spazio recuperato un controller per collegare memoria esterna e aumentare la capacità, oltre a elementi capaci di eseguire parte dei calcoli vicino ai dati. L'obiettivo è contenere traffico, consumi e requisiti della KV cache, cresciuti insieme alle finestre di contesto. È una pressione che emerge anche nel laptop sviluppato con Qualcomm per l'AI agentica, dove l'elaborazione locale richiede un sottosistema di memoria adeguato ai nuovi carichi.
La terza fase porta gli stack sopra l'XPU. Il progetto mostrato comprende quattro stack zHBM e distribuisce gli I/O per accorciare ulteriormente i collegamenti, eliminando interfacce 2D e componenti SerDes non necessari. Rispetto a HBM4E, Samsung stima il 70% di efficienza energetica in più, un incremento del 230% di banda in più e un risparmio fino a 100 W per modulo DRAM. L'energia disponibile per l'XPU potrebbe così aumentare dell'8,3%.
Per costruire questa struttura unificata tra SoC e DRAM, Samsung sta lavorando sui processi di packaging WoW e HCB, rispettivamente Wafer on Wafer e Hybrid Cube Bonding. La densità delle connessioni dovrà essere sufficientemente elevata da trasformare memoria e acceleratore in un unico sistema tridimensionale. zHBM rimane per ora una tecnologia in sviluppo: non sono stati indicati prodotti commerciali, clienti o tempi di introduzione.
Aggiungi Tom's Hardware alle tue fonti preferite su Google