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7-Ångström-Chip (0,7 nm): IBM zeigt den ersten Sub-1-nm-Chip aus der Forschung
2021 enthüllte IBM den ersten 2-nm-Chip, seit 2026 ein Serienprodukt. Heute enthüllt IBM den 0,7-nm-Chip – für eine Fertigung in 5 Jahren!? Diesen Zeitplan stellt IBM auch nur mit einem Fragezeichen auf, denn während das Unternehmen zwar an den Grundlagen forscht, übernehmen die Umsetzung letztlich andere Firmen.
100 Milliarden Transistoren auf der Fläche eines Fingernagels, beschreibt IBM die Dichte dieses neuen Prozesses. Damit lässt sich zunächst vor allem bildlich etwas anfangen, der Vergleich zum vor fünf Jahren enthüllten 2-nm-Prozess hilft bei der zusätzlichen Einordnung: Es sind etwa doppelt so viele wie noch vor fünf Jahren. Der 0,7-nm-Prozess, alternativ auch 7-Ångström-Node (7 Å), bietet so laut ersten Werten rund 50 Prozent mehr Leistung oder benötigt 70 Prozent weniger Energie als der 2-nm-Prozess.
Auch das hilft letztlich bei der Einordnung zu den Prozessen, die bei TSMC, Intel & Co. jetzt und in den nächsten Jahren anlaufen. Denn die Foundries gehen nicht derart große Schritte auf einmal, sondern machen viele Zwischenstopps auf dem Weg dahin. Bei TSMC geht es beispielsweise von N2 auf A14, darauf folgt A10 und danach vermutlich A7, also schon die jeweils vollen Schritte. Hinzu kommen aber bereits jetzt schon A13 und A12, vermutlich werden auch die Lücken bis A7 so gefüllt.
Die drei großen Schritte deuten jedoch auf eine ähnliche Skalierung hin, die IBM vorgibt: Von N2 zu A14 soll die Leistung bei TSMC um bis zu 15 Prozent steigen, alternativ bis zu 30 Prozent Energie eingespart werden. Wird dieser Schritt im Mittel noch etwa zweimal wiederholt, nähert man sich den von IBM genannten Werten an.
Der Weg, den IBM dabei geht, ist ein bisher in der Industrie nicht wirklich verbreiteter. Die Industrie erwartet, dass auf die aktuell genutzten Nanosheets, die auch Gate All Around (GAA) genannt werden, der sognannte Forksheet folgen wird, wiederum gefolgt von Complementary FET (CFET).
IBM aber nutzt die Nanosheets, um sie zu einem NanoStack zu stapeln. Es ist also ein wenig der Weg der CFETs, aber gepaart mit Anpassungen. Das Nanostack-Design stapelt und versetzt Transistoren vertikal und nutzt eine 3D-sequenzielle Integration, um mehr Transistoren auf einem Chip unterzubringen. Darüber hinaus ermöglicht es den Einsatz unterschiedlicher Materialkombinationen in jeder Schicht, sodass Leistung und Energieeffizienz jedes Transistors unabhängig voneinander optimiert werden können, erklärt IBM das Design kurz.
Die Nanostack-Architektur von IBM wurde dabei experimentell validiert – unter anderem durch ultradünnes dielektrisches Bonden in der CMOS-Integration, Nachweise für Dual-Channel-Engineering sowie funktionierende CMOS-Inverter, die die erwartete Schaltleistung zeigen. Diese Ergebnisse bestätigen, dass die Nanostack-Technologie praktisch umsetzbar ist und echte Rechenfunktionen unterstützt.
Ian Cuttress von More than Moore hat dazu viele bisher verfügbare Details zusammengefasst. Bei den technischen Daten sticht am Ende vor allem die Halbierung der Höhe heraus. Rechnerisch kommt IBMs neue Fertigung so im besten Fall auf 548,25 MTr/mm² – mehr als doppelt so viel wie jeder aktuelle High-End-Prozess.
Interessant ist zudem, dass es wieder zur Skalierung bei SRAM kommt – der größten seit einer Dekade, sagt IBM. IBM erklärt, SRAM skaliere von 2 nm zu 7 Å doch um beachtliche 40 Prozent. TSMCs N3-Prozess bringt es aktuell auf minimal 0,021 μm² für eine SRAM-Zelle, N2 benötigt 0,0175 µm². IBMs neuer Prozess soll im Vergleich dazu im besten Fall bei nur 0,011 μm² liegen.
Am Ende ist das Ganze noch ein ganz klares Forschungsprojekt, in 5+ Jahren wird es vielleicht so oder auch angepasst zum Einsatz kommen. Denn nun geht es darum, die Partner mit ins Boot zu holen, von den Tool-Anbietern bis natürlich hin zu allen EDA-Schreibern und noch mehr. Und auch die Fertigungstechnologie muss mitspielen. Hierfür bekommt IBM in Kürze ein High-NA-System von ASML, bestätigt IBM heute. Es scheint theoretisch für die Fertigung nicht nötig z