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Ex-Intel-CEO Pat Gelsinger: Z2RAM soll 5-fache Kapazität auf gleicher Fläche bieten
Das von Nagare Labs entwickelte Speicherverfahren Z2RAM soll die hohe Geschwindigkeit von SRAM mit einer größeren Speicherdichte verbinden. Für die erste Ausbaustufe peilt das Unternehmen mehr als die fünffache Kapazität pro Fläche an. Auch Ex-Intel-CEO Pat Gelsinger ist an dem Projekt beteiligt.
Die Technik befindet sich jedoch noch im Laborstadium. Mit einer Marktreife und Auslieferung wird innerhalb eines Zehnjahreszeitraums gerechnet. Die Technologie geht auf Forschungsarbeiten am Georgia Institute of Technology zurück. Z2RAM soll eine Alternative zu SRAM, DRAM und Flash schaffen, die den Speichermarkt seit rund 30 Jahren prägen. Besonders bei KI-Beschleunigern soll der neue Ansatz Engpässe bei Kapazität, Bandbreite und Energieverbrauch ausmerzen.
Für die erste Version peilt Nagare Labs mehr als die fünffache Bitdichte von SRAM an. Auf der Fläche eines 64-MB-SRAM-Chips könnten demnach etwa 320 MB Z2RAM untergebracht werden. Bei der Bandbreite will man fast an SRAM-Niveau herankommen. Ob diese Ziele schlussendlich auch erreicht werden können, bleibt aber noch abzuwarten.
Mehr Speicher bei hoher Geschwindigkeit könnte vor allem für KI-Beschleuniger relevant sein, die große Sprachmodelle ausführen. Sollte Z2RAM seine Versprechen einlösen, könnte es bei SRAM-basierten Beschleunigern wie Nvidias Groq-3-LPUs genutzt werden, die pro Chip rund 500 MB SRAM besitzen.
Der zentrale Unterschied zu DRAM liegt im Aufbau der Speicherzelle. Während DRAM einen Transistor und einen Kondensator nutzt, setzt Z2RAM auf zwei Transistoren. Die Gate-Kapazität des zweiten Transistors dient zum Speichern elektrischer Ladung, der Lesevorgang soll die Daten nicht zerstören. Bei herkömmlichem DRAM muss der beim Lesen entladene Kondensator anschließend erneut beschrieben werden. Z2RAM könnte diesen Schritt vermeiden und so die Zugriffszeit senken.
Die Zellen sollen sich vertikal stapeln lassen. Nagare Labs plant, Oxidhalbleiter und dreidimensionale Hybridverbindungen zu nutzen, um den Speicher direkt auf Prozessor- oder GPU-Dies aufzubringen. Der Ansatz ähnelt bei der Integration somit wohl AMDs 3D V-Cache. Wegen der an NAND-Flash angelehnten Schichtstruktur erwartet das Unternehmen eine einfachere und günstigere Fertigung als bei HBM und LPDDR.
Nagare Labs hat in einer ersten Finanzierungsrunde fünf Millionen US-Dollar erhalten und sucht derzeit einen Forschungs- und Entwicklungspartner für die Fertigung. Das Unternehmen will innerhalb von vier Jahren funktionsfähige Speichermodule zeigen und binnen zehn Jahren mit kommerziellen Auslieferungen beginnen.
Für die Integration per Hybridverbindung fehlt bislang ein branchenweiter Standard. Auch die Zuverlässigkeit der Oxidhalbleiter müsse noch geprüft werden, da Veränderungen auf Elektronenebene zu Speicherfehlern führen könnten.